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简要概述 P7上机共5题，前四题均为课下强测，分别为功能强测、转发阻塞强测、异常强测和中断强测，保证课下实现功能没有问题即可通过，最后一题是课上新指令题，可能是新指令或异常处理（第一次是withdraw指令，涉及利用CP0中新增寄存器以实现撤销操作，具体内容可参考Lazyfish的博客） T5 Watch Exception(第二次) 题目描述 新增异常Watch，分为IMWatch和DMWatc ...

P7流水线CPU设计文档 设计整体概述 预计实现指令集： add、sub、and、or、nor、xor、slt、sltu、 ori、Lui、addi、andi、 lw、lh、lhu、lb、lbu、sw、sh、sb、 mult、multu、div、divu、mfhi、mflo、mthi、mtlo、 beq、bne、nop、j、jr、jal、jalr、 mfc0、mtc0、eret、syscall ...

P6流水线CPU设计文档 设计整体概述 预计实现指令集： add、sub、and、or、nor、xor、slt、sltu、 ori、Lui、addi、andi、 lw、lh、lhu、lb、lbu、sw、sh、sb、 mult、multu、div、divu、mfhi、mflo、mthi、mtlo、 beq、bne、nop、j、jr、jal、jalr R型指令：add、sub、and、or、no ...

P5流水线CPU设计文档 设计整体概述 预计实现指令集：add、sub、ori、Lui、lw、sw、beq、nop、j、jr、jal R型指令：add、sub、ori、jr opcode rs rt rd shamt funct 6 5 5 5 5 6 I型指令：lui、lw、sw、beq opcode rs rt offset 6 5 5 16 ...

P4单周期CPU设计文档 设计整体概述 预计实现指令集：add、sub、ori、Lui、lw、sw、beq、nop、j、jr、jal、jalr R型指令：add、sub、ori、jr、jalr opcode rs rt rd shamt funct 6 5 5 5 5 6 I型指令：lui、lw、sw、beq opcode rs rt offset 6 ...

P3单周期CPU设计文档 设计整体概述 预计实现指令集：add、sub、ori、Lui、lw、sw、beq、nop R型指令：add、sub、ori opcode rs rt rd shamt funct 6 5 5 5 5 6 I型指令：lui、lw、sw、beq opcode rs rt offset 6 5 5 16 J型指令：暂无 ...

指令系统与MIPS汇编语言 指令格式 指令系统概述 指令系统是计算机执行程序的基础，它定义了计算机的所有指令和操作方式，具体包括以下三个方面： 操作类型：指令系统中应提供哪些操作？常见的基本操作有 LD（加载）、ST（存储）、INC（加一）、BRN（跳转），这些操作足以编写任何计算程序，但实际使用中，单独依赖这些指令会导致程序过长。 操作对象：如何表示操作对象？可以表示多少个？操作对象通常包括寄 ...

Q1 vector a和vector b每位不同 a,b都是32位二进制数，a从左往右读，b从右往左读，判断a和b不同的位数。 解题思路： 一道简单的组合逻辑问题 1234567891011121314module different ( input [31:0] a, b, output [5:0] count); integer i; //用于循环计数 reg [5:0 ...

主存储器 存储系统概述 存储器分类 按照存储介质分类 半导体存储器 磁介质存储器 光盘存储器 按照访问方式分类 随机存储器RAM 只读存储器ROM 顺序访问存储器（Tape） 直接访问存储器（Disk） 按照在计算机中的作用分类 主存储器（内存） 辅助存储器（外存） 控制存储器 输入输出存储器 按照功能分类 高速缓存器（Cache） 主存储器 辅助存储器 控制存储器 ...

时序逻辑电路设计 锁存器和触发器 组合逻辑电路的不足 不受统一的时钟信号控制，电路输出端完全由输入端的状态决定，是一种无记忆电路 输入信号消失，则输出信号也会立即消失 RS锁存器/D锁存器 触发器就是构成记忆功能部件的基本单元，是实现储存记忆功能的基本单元电路 时序逻辑的特点 当时的输出由当时的输入和电路的原来状态共同决定 具有“记忆”功能 结构特点：由组合逻辑电路和储存电路组成 触发器 ...